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零基础学FPGA二十六必会从静态时序分析

发布时间:2019-10-09 23:34:20 编辑:笔名

  零基础学FPGA (二十六)必会! 从静态时序分析到SDRAM时序收敛(上篇) - FPGA/CPLD - 电子工程

  输入模型无非就是跟输出模型相反罢了,原来FPGA作为输出,现在作为输入,还是要考虑我们之前静态时序分析的时候推出的那两个公式

  即Tclk+ 时钟偏斜 Tco +外部PCB走线延时 + Tsu

  那么Tco+ 外部PCB走线延时+ 时钟络延时 Tclk- Tsu,

  小于号左边就是我们的最大输入延时 ,这里的Tco就不再是FPGA内部的了,而是数据经过SDRAM的延时了。Tclk就是FPGA的内部时钟了,Tsu当然也是FPGA的建立时间。到了这个地方我就有点不懂了,既然是输入延时,为什么不把FPGA的建立时间考虑在内呢?要知道我们在推输出延时的时候也是把SDRAM的建立时间考虑在内了啊,为什么这里就不把FPGA的建立时间考虑在内呢?

  我是这么理解的,会不会是因为我们只需要算数据到FPGA引脚的延时就可以了,剩下的路径,包括数据从FPGA引脚到数据被锁存这段时间,也就是已经包括了FPGA的建立时间在内了的缘故,这段时间是综合工具根据我们的输入延时来分配路线的。

  这个问题,希望看到的大神给个意见吧

  当然了,最小输入延时也是根据那个公式求得

  即Tco +外部PCB走线延时 +时钟络延时 Th

  即最小输入延时 Th

  3、下面我们做一个总结

  最大输出延时=外部器件的Tsu+外部PCB最大延迟 +最大时钟络延时

  最小输出延时=外部器件的Th - 外部最小PCB走线延时+ 最大时钟络延时

  最大输入延时=外部器件最大Tco+ 外部PCB最大走线延时+ 最大时钟络延时

  最小输入延时 = 外部器件最小Tco +外部PCB最小走线延时 + 最小时钟络延时

  下面再来解释一下最大最小问题,看到这大家肯有点看不懂了,刚才还觉得可以,加了一些最大最小就看不懂了,其实我们要做的输出,不仅仅是有一个引脚输出,拿我们的SDRAM来说,有12根地址线,还有16根数据线还有其他的控制信号线要输出,那么,我们应该选其中最长的,或者最短的来考虑,只要最长的或者最短的满足要求了,其他的自然也就满足要求了,即我们用最坏的打算来考虑我们的约束路径。

  还有最大最小时钟络延时,由于这里我们只有一跟时钟线,就无所谓最大最小了,这么说就是为了规范

  最大最小外部器件的Tco,数据经过SDRAM的时候,并不是时间都是一样的,总有些快慢问题,这里我们也取极限,就是数据经过SDRAM的最大时间和最小时间,这个时间在datasheet里面是有参数的

  细心的朋友可能会发现 最小输出延时计算的时候,为什么是减去 最小PCB走线延时呢,为什么不是最大?为什么不是加上最大时钟络延时呢?为什么不是最小?其实,时序分析工具分析的时候是按照一定的公式计算数据到达时间和数据需要时间的,这个公式见下图

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